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去耦电容的作用#

芯片工作时电流变化快，而稳压器距离远、响应慢，无法及时供给瞬态电流。去耦电容放置在芯片附近，当芯片需要瞬态电流时，电容先放电补偿稳压器的响应延迟，维持供电电压稳定。

从频域看，去耦电容的作用是降低电源网络在中高频段的阻抗，使 PDN 阻抗曲线不超出目标阻抗红线。

自谐振频率与频段覆盖#

实际电容的阻抗曲线呈 V 形，谷底对应自谐振频率（SRF）：

• 容值越大，SRF 越低，谷底偏低频；
• 容值越小，SRF 越高，谷底偏高频。

要覆盖宽频段，需要用不同容值的电容组合，使各自的 SRF 分布在目标频段的各个位置：大容值覆盖低频，中容值覆盖中频，小容值覆盖高频。最小容值的电容应紧贴芯片放置。

如果只用一种容值，或容值之间的 SRF 存在频率空隙，未覆盖的频段阻抗会升高，且相邻电容的容性区和感性区重叠时会产生反谐振尖峰。

DC Bias 降容#

大容量 MLCC 采用高介电常数材料，施加直流偏压后实际容值会显著下降。例如标称 10 μF 的电容，在 3.3 V 直流偏压下实际容值可能仅剩 3～5 μF。这种降容在原理图上无法看出，容易导致设计裕量不足。

解决方法： 查阅厂商提供的 DC bias 曲线，按工作电压下的实际容值选型，并留足余量。

封装大小与 ESL#

封装尺寸决定了电容的寄生电感 ESL：

• 封装越小，ESL 越低，SRF 越高，电容在更高频率上仍有效；
• 但小封装的可用容值也较小，需要在频率覆盖和容值之间权衡。

实际选型中，高频去耦优先选小封装（如 0201、0402），低频去耦可使用较大封装以获得足够容值。

摆放原则#

选对容值只完成了选型工作，摆放位置同样关键——走线和过孔引入的寄生电感会直接影响去耦效果。

• 越近越好：高频小电容必须紧贴芯片引脚，甚至放在 PCB 背面正对芯片的位置。
• 过孔要短且独立：多颗电容共用一组过孔会导致电感叠加，每颗电容应有独立的短过孔。
• 回流路径要短：参考平面要完整，回路面积越大，寄生电感越大，去耦效果越差。

以上三条的核心目标：最小化电容到芯片之间的回路电感。

验证手段#

选型和摆放完成后，需要通过仿真和实测验证 PDN 阻抗是否满足要求：

1. PDN 仿真（设计阶段）：将电容容值、ESL、过孔等参数建模，计算整条阻抗曲线。
2. VNA 实测（出板后）：用矢量网络分析仪测量实际阻抗曲线，与仿真结果对比。目标是全频段阻抗均低于目标线，对超标的频段进行针对性调整。

排查思路#

如果贴了电容后板子仍不稳定，按以下顺序逐步排查：

1. 是否只用了同一种容值？频段未覆盖全，存在阻抗空隙。
2. MLCC 是否受 DC bias 降容影响？按工作电压查曲线，确认真实容值。
3. 电容是否距离过远、过孔过长或共用过孔？需要优化布局。